導(dǎo)語：如何才能寫好一篇數(shù)字電路設(shè)計(jì)教程，這就需要搜集整理更多的資料和文獻(xiàn)，歡迎閱讀由公務(wù)員之家整理的十篇范文，供你借鑒。

篇1

1數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)課程教學(xué)現(xiàn)狀

數(shù)字集成電路設(shè)計(jì)課程為黑龍江大學(xué)集成電路專業(yè)學(xué)生本科階段的必修課。傳統(tǒng)的數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)教學(xué)課程可使學(xué)生加深對所學(xué)理論知識的理解，熟練軟件使用過程，增強(qiáng)動(dòng)手操作能力，但還存在如下三方面問題:A.實(shí)驗(yàn)教學(xué)方法有待改進(jìn)。在傳統(tǒng)的數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)教學(xué)中，上課前，學(xué)生基本不了解實(shí)驗(yàn)儀器和軟件，也不清楚實(shí)驗(yàn)課的內(nèi)容。課程開始后，教師需要把相應(yīng)理論知識、儀器操作和軟件使用等內(nèi)容一一講授清楚，在有限學(xué)時(shí)內(nèi)，更多的講授時(shí)間就壓縮了學(xué)生動(dòng)手實(shí)驗(yàn)和探索更深入問題的時(shí)間，不利于學(xué)生實(shí)踐能力的培養(yǎng)。B.實(shí)驗(yàn)課程內(nèi)容相對簡單。目前，黑龍江大學(xué)數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)課程的內(nèi)容較為基礎(chǔ)，基本單元電路的設(shè)計(jì)仿真占比較大，開放性實(shí)驗(yàn)項(xiàng)目不多。實(shí)驗(yàn)內(nèi)容主要涉及比較器、編碼器和加法器等基礎(chǔ)門電路的仿真，學(xué)生使用ModelSim軟件通過Verilog語言編寫相應(yīng)電路的網(wǎng)表，然后編寫對應(yīng)testbench文件并進(jìn)行仿真驗(yàn)證所寫電路網(wǎng)表功能的正確性。這類基礎(chǔ)實(shí)驗(yàn)有利于學(xué)生熟練掌握編程語言和軟件使用，并加深對基本單元電路的理解，但內(nèi)容相對簡單，對于學(xué)生設(shè)計(jì)綜合能力的進(jìn)一步培養(yǎng)還有所欠缺。C.實(shí)驗(yàn)課程考核機(jī)制單一。傳統(tǒng)數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)課程的考核成績只做為其理論課程總成績的一小部分。黑龍江大學(xué)的數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)課程的考核形式一般為學(xué)生每次實(shí)驗(yàn)課程中是否完成了幾項(xiàng)規(guī)定的實(shí)驗(yàn)內(nèi)容，所有實(shí)驗(yàn)內(nèi)容完成后所得成績的疊加即為該門實(shí)驗(yàn)課程的總成績。由于實(shí)驗(yàn)內(nèi)容具有固定性和同一性，成績較好的學(xué)生快速完成實(shí)驗(yàn)內(nèi)容后難于進(jìn)一步進(jìn)行探索研究，這種簡單的考核方式無法很好反映出學(xué)生掌握實(shí)驗(yàn)技能的梯度，也不利于學(xué)生發(fā)揮創(chuàng)新型思維進(jìn)行設(shè)計(jì)實(shí)驗(yàn)，阻礙了學(xué)生的實(shí)踐能力發(fā)展。

2基于翻轉(zhuǎn)課堂教學(xué)模式的改革探索

A.課堂翻轉(zhuǎn)，提升學(xué)生學(xué)習(xí)質(zhì)量。在翻轉(zhuǎn)課堂教學(xué)模式中，教師應(yīng)由專注“如何教”轉(zhuǎn)向研究學(xué)生“如何學(xué)”。在數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)教學(xué)中，教師可根據(jù)本次課程的實(shí)驗(yàn)內(nèi)容，在課程開始前一周將相應(yīng)的學(xué)習(xí)知識點(diǎn)、軟件操作、硬件搭建及要解決的問題以電子文檔或視頻的形式放于共享平臺(tái)上。學(xué)生需要在共享平臺(tái)上進(jìn)行課前學(xué)習(xí)，學(xué)習(xí)期間應(yīng)查閱相關(guān)參考資料，將簡單的知識點(diǎn)盡量通過自學(xué)解決，將重點(diǎn)難點(diǎn)問題標(biāo)記出來，在課堂中與教師或?qū)W習(xí)小組交流、討論，并最終解決問題［2］。這種翻轉(zhuǎn)課堂教學(xué)模式改變了傳統(tǒng)課堂的教學(xué)方式，強(qiáng)化了學(xué)生主動(dòng)學(xué)習(xí)的意識，提高了課堂時(shí)間利用率，可提升學(xué)生的學(xué)習(xí)質(zhì)量［3］。B.實(shí)驗(yàn)課程內(nèi)容和模式改革。實(shí)驗(yàn)課程對學(xué)生基礎(chǔ)知識掌握情況的檢驗(yàn)和設(shè)計(jì)能力的培養(yǎng)至關(guān)重要，因此，應(yīng)打破傳統(tǒng)實(shí)驗(yàn)課程輔助理論課程開設(shè)的現(xiàn)狀，將數(shù)字集成電路設(shè)計(jì)課程實(shí)驗(yàn)部分作為一門擁有獨(dú)立學(xué)分的必修課。實(shí)驗(yàn)內(nèi)容應(yīng)具有基礎(chǔ)性、多樣性、創(chuàng)新性和完整性，確保學(xué)生在做好基礎(chǔ)性實(shí)驗(yàn)后，切實(shí)提升創(chuàng)新性實(shí)驗(yàn)?zāi)芰?。?shí)驗(yàn)內(nèi)容中應(yīng)增加綜合電路設(shè)計(jì)題目所占比重。目前，實(shí)驗(yàn)室擁有SEED－XDTKFPGA教學(xué)實(shí)驗(yàn)平臺(tái)，擁有視頻顯示、LED顯示、數(shù)碼管等驗(yàn)證設(shè)備，可開設(shè)多種實(shí)驗(yàn)教學(xué)項(xiàng)目。學(xué)生可利用該平成編寫源代碼、綜合、編寫測試文件、功能仿真、約束設(shè)計(jì)、布局布線后仿真、生成FPGA下載代碼文件、FPGA下載程序和實(shí)驗(yàn)平臺(tái)驗(yàn)證結(jié)果全流程。應(yīng)充分利用SEED－XDTKFPGA教學(xué)實(shí)驗(yàn)平臺(tái)的強(qiáng)大功能，將該平臺(tái)貫穿數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)課程始終，如:可增加數(shù)碼管顯示、LED跑馬燈、頻率計(jì)等基礎(chǔ)實(shí)驗(yàn)項(xiàng)目，獨(dú)立電路設(shè)計(jì)項(xiàng)目也應(yīng)利用該平臺(tái)進(jìn)行開展。這對于提高學(xué)生的數(shù)字電路設(shè)計(jì)能力、動(dòng)手實(shí)踐能力和掌握FPGA開發(fā)過程具有重要意義。C.完善實(shí)驗(yàn)課程考核機(jī)制，注重學(xué)生創(chuàng)新能力培養(yǎng)。應(yīng)建立課前學(xué)習(xí)考核制度，督促學(xué)生做好課前學(xué)習(xí)。翻轉(zhuǎn)課堂教學(xué)模式若要在數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)教學(xué)中達(dá)到好的效果，就必須建立適當(dāng)?shù)恼n前考核機(jī)制?？蓪W(xué)生課前學(xué)習(xí)時(shí)長和通過課前學(xué)習(xí)掌握基礎(chǔ)知識的程度作為一項(xiàng)課程考核指標(biāo)，考核分?jǐn)?shù)計(jì)入最終實(shí)驗(yàn)課程成績內(nèi)(占實(shí)驗(yàn)總成績的20%)，進(jìn)而督促學(xué)生必須做好課前學(xué)習(xí)。數(shù)字集成電路設(shè)計(jì)課程實(shí)驗(yàn)部分的主要任務(wù)是培養(yǎng)學(xué)生的數(shù)字集成電路設(shè)計(jì)能力，因此，要注重實(shí)驗(yàn)中創(chuàng)新性設(shè)計(jì)能力的考核。以往實(shí)驗(yàn)總成績由每次實(shí)驗(yàn)得分累加獲得，改革后，實(shí)驗(yàn)總成績應(yīng)為課前學(xué)習(xí)考核得分(20%)、每次完成實(shí)驗(yàn)內(nèi)容考核得分(20%)和完成一個(gè)獨(dú)立電路設(shè)計(jì)實(shí)驗(yàn)考核得分(60%)三項(xiàng)累加獲得。獨(dú)立電路設(shè)計(jì)實(shí)驗(yàn)需要完成電路建模、電路網(wǎng)表編寫、testbench編寫和在FPGA實(shí)驗(yàn)箱進(jìn)行功能驗(yàn)證等工作。教師可根據(jù)學(xué)生在設(shè)計(jì)過程中每一步驟的完成情況給出準(zhǔn)確的評價(jià)分?jǐn)?shù)，這樣可以較為細(xì)致地檢驗(yàn)學(xué)生對基礎(chǔ)知識和電路設(shè)計(jì)能力的掌握情況，而且獨(dú)立電路設(shè)計(jì)實(shí)驗(yàn)分值占比較高，如果不能完成電路設(shè)計(jì)，則該門課程無法通過考核，可通過這種方式調(diào)動(dòng)學(xué)生的積極性，加強(qiáng)學(xué)生的緊迫感，提高學(xué)生的學(xué)習(xí)質(zhì)量。

3結(jié)語

通過對翻轉(zhuǎn)課堂教學(xué)模式的研究，結(jié)合黑龍江大學(xué)數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)教學(xué)課程現(xiàn)狀，探索了基于翻轉(zhuǎn)課堂的實(shí)驗(yàn)教學(xué)方法。該方法根據(jù)目前實(shí)驗(yàn)教學(xué)課程存在的問題，提出了課堂翻轉(zhuǎn)、完善課程考核機(jī)制和實(shí)驗(yàn)內(nèi)容改革的方法，可以增強(qiáng)師生之間的交互性，增加學(xué)生動(dòng)手實(shí)驗(yàn)的時(shí)間，有助于教師在課堂上更好地掌握每一位學(xué)生真正的學(xué)習(xí)狀態(tài)和學(xué)習(xí)效果，從而有效提升學(xué)生的數(shù)字集成電路設(shè)計(jì)能力、創(chuàng)新思維能力和實(shí)踐能力。

參考文獻(xiàn):

［1］石端銀，張曉鵬，李文宇.“翻轉(zhuǎn)課堂”在數(shù)學(xué)實(shí)驗(yàn)課教學(xué)中的應(yīng)用［J］．實(shí)驗(yàn)室研究與探索，2016，35(01):176－178.

［2］王偉.基于翻轉(zhuǎn)課堂的《土木工程材料》實(shí)驗(yàn)教學(xué)研究［J］．四川建材，2018，44(08):245－246.

篇2

關(guān)鍵詞：高職院校；數(shù)字電路；課程設(shè)計(jì)；改革

數(shù)字電路課程設(shè)計(jì)是保證教學(xué)效率的重要措施，隨著教學(xué)改革不斷深入，以及社會(huì)各行業(yè)對實(shí)用技能型人才的的要求越來越高，高職院校的學(xué)生需要具有較強(qiáng)的工作崗位的的能力，這也加大了教師對該門課程的總體教學(xué)難度。為了更好地實(shí)現(xiàn)“因材施教”，高職院校的相關(guān)專業(yè)教師應(yīng)當(dāng)立足實(shí)踐，優(yōu)化課程設(shè)計(jì)、創(chuàng)新教學(xué)方法，并科學(xué)分析判斷“數(shù)字電路”課程教學(xué)目標(biāo)和現(xiàn)狀，制定完善的課程教學(xué)計(jì)劃，進(jìn)而為培養(yǎng)應(yīng)用型人才創(chuàng)造優(yōu)質(zhì)資源。

一、“數(shù)字電路”課程改革教學(xué)現(xiàn)狀

學(xué)以致用是教育的最終目標(biāo)，課程改革是完善教學(xué)質(zhì)量、提升教學(xué)水平的重要措施。課程教學(xué)改革對學(xué)生和教師提出了新的要求和希望，由于目前高職院校普遍對課程改革存在認(rèn)識錯(cuò)誤，導(dǎo)致教學(xué)現(xiàn)狀不容樂觀。主要體現(xiàn)在：落后的教學(xué)模式、單一的教學(xué)方式、不健全的教學(xué)設(shè)施等因素。這些都嚴(yán)重影響課程教學(xué)質(zhì)量，不利于課程改革計(jì)劃的同步實(shí)施，制約了課程教學(xué)改革的可持續(xù)發(fā)展。

（一）教學(xué)模式落后

“數(shù)字電路”課程教學(xué)作為電子專業(yè)以及通信自動(dòng)化等專業(yè)的專業(yè)基礎(chǔ)課程，要求學(xué)生充分掌握并理解里面的理論知識。進(jìn)一步來說，也是一門理論與實(shí)踐相結(jié)合的學(xué)科，除了掌握扎實(shí)的理論基礎(chǔ)，還要具備較強(qiáng)的實(shí)踐動(dòng)手能力，比如設(shè)計(jì)一些簡單的數(shù)字邏輯功電路等，這對以后的工作有非常大的幫忙。但目前大多數(shù)高職院校依然沿用傳統(tǒng)的教學(xué)模式，不管是理論還是實(shí)驗(yàn)實(shí)訓(xùn)，很多教師只是根據(jù)教材進(jìn)行講授，且所使用的課本教材幾年不變，授課方式也主要以單一的說教模式為主，缺乏創(chuàng)新意識，導(dǎo)致課堂教學(xué)氛圍枯燥乏味，大大降低了學(xué)生的學(xué)習(xí)積極性。

（二）教學(xué)方法單一

教學(xué)方法在一定程度上決定了教學(xué)的效果。數(shù)字電路屬于理科范疇，對學(xué)生邏輯思維和理解能力要求較高。目前，高職院?！皵?shù)字電路”課程教學(xué)以課本教學(xué)為主，以實(shí)驗(yàn)教學(xué)為輔，受課程教學(xué)目標(biāo)限制，相對于普通本科教學(xué)來說對教學(xué)內(nèi)容有所壓縮，導(dǎo)致學(xué)生在實(shí)驗(yàn)操作中，大多是以樣畫瓢，沒有真正領(lǐng)悟并正確應(yīng)用理論知識，造成虛有其表的現(xiàn)狀[1]。同時(shí)，由于教學(xué)方法相對單一，實(shí)踐課程與理論課程分配嚴(yán)重不均，難以實(shí)現(xiàn)高效教學(xué)。

（三）教學(xué)資源匱乏

教學(xué)資源是優(yōu)化教學(xué)水平的墊腳石，教學(xué)資源匱乏直接導(dǎo)致教學(xué)設(shè)備破舊、教學(xué)條件落后、師資力量薄弱等現(xiàn)狀。高職院校重在培養(yǎng)一線崗位應(yīng)用型人才，粗制濫造的教學(xué)資源，無法滿足社會(huì)發(fā)展對崗位人才的高標(biāo)準(zhǔn)要求。進(jìn)而形成教學(xué)質(zhì)量與崗位需求質(zhì)量不成比例，從而造成高職院校學(xué)生無法適應(yīng)社會(huì)發(fā)展節(jié)奏，最終迫使其轉(zhuǎn)變工作類型，造成嚴(yán)重的教學(xué)資源浪費(fèi)。

二、高職院?！皵?shù)字電路”課程改革對策分析

改革是推動(dòng)發(fā)展，促進(jìn)教學(xué)進(jìn)步的重要途徑。教學(xué)改革是時(shí)代進(jìn)步發(fā)展的必然趨勢，是應(yīng)對社會(huì)穩(wěn)定發(fā)展的前提。高職院校肩負(fù)著培養(yǎng)社會(huì)應(yīng)用型人才的重要使命，其教學(xué)任務(wù)“任重而道遠(yuǎn)”。面對“數(shù)字電路”課程改革現(xiàn)狀，高職院校需要制定高標(biāo)準(zhǔn)、高要求、高質(zhì)量教學(xué)計(jì)劃，進(jìn)而為全面實(shí)現(xiàn)高效教學(xué)奠定基礎(chǔ)。

（一）創(chuàng)新教學(xué)方法

教學(xué)方法直觀體現(xiàn)在教學(xué)水平上，創(chuàng)新教學(xué)方法有利于實(shí)現(xiàn)高效教學(xué)。首先，學(xué)校應(yīng)制定完善的教學(xué)計(jì)劃，按照課程標(biāo)準(zhǔn)和內(nèi)容以年度為單位。其次，完善各項(xiàng)教學(xué)措施，包括教學(xué)質(zhì)量考核、教師能力考核、教學(xué)監(jiān)督管理等制度。同時(shí)，針對“數(shù)字電路”課程改革要求，督促教師自我學(xué)習(xí)、自我完善，鼓勵(lì)教師一教學(xué)大綱為基礎(chǔ)大膽創(chuàng)新，包括開設(shè)多媒體教學(xué)、強(qiáng)化實(shí)驗(yàn)教學(xué)、嘗試開放式教學(xué)，例如：雙師教學(xué)模式的嘗試，將理論與實(shí)踐進(jìn)行獨(dú)立教學(xué)，進(jìn)而充分發(fā)揮課程改革實(shí)踐價(jià)值。

（二）優(yōu)化教學(xué)內(nèi)容

“數(shù)字電路”教學(xué)課程是一門綜合性學(xué)科，包含組合邏輯電路、時(shí)序邏輯電路及相應(yīng)測試信息，需要教師多渠道、多領(lǐng)域搜集教學(xué)資源[2]。因此，教師可以嘗試定期跟新教學(xué)內(nèi)容，以便于與時(shí)俱進(jìn)。例如：將理論教學(xué)與實(shí)驗(yàn)教學(xué)進(jìn)行同步，便于學(xué)生形象記憶更好地“學(xué)以致用”；融入創(chuàng)新教學(xué)特色，開設(shè)開放式課堂教學(xué)，以學(xué)生為主體，還可以通過開展模型、實(shí)驗(yàn)競賽等形式，促進(jìn)學(xué)生相互學(xué)習(xí)。同時(shí)加強(qiáng)教與學(xué)的融合，傳統(tǒng)教學(xué)成分離現(xiàn)狀，加強(qiáng)融合能夠鞏固基礎(chǔ)知識；另外，教師在教學(xué)過程中應(yīng)立足實(shí)踐多引用案例，并鼓勵(lì)學(xué)生自主探究學(xué)習(xí)，從而更好地適應(yīng)社會(huì)發(fā)展要求。

（三）完善教學(xué)資源

教學(xué)資源是鞏固教學(xué)質(zhì)量的關(guān)鍵，教學(xué)資源包括硬件設(shè)設(shè)施、軟件設(shè)施及師資力量。目前，高職院校普遍存在師資力量匱乏現(xiàn)象?！皵?shù)字電路”課程作為應(yīng)用型課程教學(xué)，對硬件設(shè)備及實(shí)驗(yàn)器材的消耗較大，學(xué)校應(yīng)加強(qiáng)完善[3]。對于軟件設(shè)備包括科研資金及師資力量的投入，應(yīng)加強(qiáng)重視，并優(yōu)化師資隊(duì)伍建設(shè)。包括建立人才儲(chǔ)備戰(zhàn)略、提高教師應(yīng)聘門檻等。在教學(xué)中，定期對教學(xué)設(shè)備進(jìn)行質(zhì)量驗(yàn)收，便于提高高職院校整體教學(xué)水平。

三、結(jié)語

綜上所述，高職院?！皵?shù)字電路”課程設(shè)計(jì)教學(xué)改革受眾多客觀因素影響依然存在許多現(xiàn)實(shí)性問題，嚴(yán)重阻礙了改革的步伐，不利于高職院校的可持續(xù)發(fā)展。隨著教學(xué)改革的深入，高職院校要想健康穩(wěn)定發(fā)展，必須要制定完善的課程改革應(yīng)對措施，并進(jìn)行課程教學(xué)評估，便于更好地改善高職院校落后的發(fā)展現(xiàn)狀。總的來說，高職院校課程設(shè)計(jì)改革是一項(xiàng)長遠(yuǎn)的工作任務(wù)，需要制定明確的工作計(jì)劃，才能最大限度發(fā)揮高職院校的實(shí)踐教學(xué)價(jià)值。

【參考文獻(xiàn)】

[1]施麗蓮.應(yīng)用型人才培養(yǎng)中“數(shù)字電路”課程教學(xué)模式改革[J].中國電力教育.2012，（8）：51-51.

篇3

摘要 EDA技術(shù)是用于電子產(chǎn)品設(shè)計(jì)中比較先進(jìn)的技術(shù)，可以代替設(shè)計(jì)者完成電子系統(tǒng)設(shè)計(jì)中的大部分工作，而且可以直接從程序中修改錯(cuò)誤及系統(tǒng)功能而不需要硬件電路的支持，既縮短了研發(fā)周期，又大大節(jié)約了成本。本文中，筆者根據(jù)自己的經(jīng)驗(yàn)，對交通燈系統(tǒng)控制器進(jìn)行相關(guān)設(shè)計(jì)，并以此來說明EDA技術(shù)的設(shè)計(jì)優(yōu)越性。

關(guān)鍵詞 EDA技術(shù)；數(shù)字電路；應(yīng)用研究

中圖分類號TP39 文獻(xiàn)標(biāo)識碼A 文章編號 1674-6708（2012）61-0164-02

在數(shù)字電路設(shè)計(jì)領(lǐng)域，隨著微電子技術(shù)的迅猛發(fā)展，其設(shè)計(jì)的復(fù)雜程度都在不斷地增加，而且電子產(chǎn)品更新?lián)Q代的步伐也越來越快。EDA技術(shù)是用于電子產(chǎn)品設(shè)計(jì)中比較先進(jìn)的技術(shù)，它具有其他電子產(chǎn)品設(shè)計(jì)技術(shù)無法比擬的優(yōu)勢，比如：使用這種技術(shù)從程序中修改錯(cuò)誤時(shí)，不需要提供額外的硬件電路等。使用EDA技術(shù)進(jìn)行相應(yīng)的產(chǎn)品設(shè)計(jì)時(shí)，不僅可以縮短產(chǎn)品開發(fā)周期，而且可以節(jié)約產(chǎn)品開發(fā)成本。在EDA技術(shù)的應(yīng)用中，為了說明EDA技術(shù)的設(shè)計(jì)優(yōu)勢，本文使用這種技術(shù)對十字路口的交通燈控制系統(tǒng)進(jìn)行了相應(yīng)的設(shè)計(jì)，并通過相關(guān)仿真軟件的仿真結(jié)果，說明了EDA技術(shù)的設(shè)計(jì)優(yōu)越性。

1 EDA技術(shù)特點(diǎn)分析

在使用EDA技術(shù)進(jìn)行設(shè)計(jì)時(shí)，一般是先在這個(gè)平臺(tái)上完成設(shè)計(jì)文件，這種設(shè)計(jì)文件的完成可以通過原理圖或者其他語言實(shí)現(xiàn)。在具體設(shè)計(jì)時(shí)，通過軟件的方式對所要設(shè)計(jì)的系統(tǒng)硬件功能進(jìn)行相應(yīng)的描述是一名設(shè)計(jì)者所需要做的工作。設(shè)計(jì)者可以在相應(yīng)工具的輔助下，應(yīng)用CPLD/PPGA器件，就可以得到最后的設(shè)計(jì)結(jié)果。EDA技術(shù)的優(yōu)勢主要體現(xiàn)在以下四個(gè)方面：

1）EDA技術(shù)采用的“自頂向下”的全新設(shè)計(jì)方法屬于模塊化的設(shè)計(jì)方法，具有模塊化設(shè)計(jì)方法的優(yōu)勢；2）使用EDA技術(shù)進(jìn)行數(shù)字電路設(shè)計(jì)時(shí)，由于高層設(shè)計(jì)可以單獨(dú)于器件的結(jié)構(gòu)而獨(dú)立存在，所以在設(shè)計(jì)初期，設(shè)計(jì)者可以集中精力進(jìn)行最優(yōu)化的需求設(shè)計(jì)，無需考慮器件（比如：芯片結(jié)構(gòu)等）的限制。這種設(shè)計(jì)思路無疑可以減少設(shè)計(jì)者設(shè)計(jì)時(shí)的風(fēng)險(xiǎn)設(shè)計(jì)，降低了設(shè)計(jì)成本，縮短了設(shè)計(jì)周期；3）采用EDA技術(shù)平臺(tái)所設(shè)計(jì)的數(shù)字電路，可以在可編程控制器件及各種集成電路之間實(shí)現(xiàn)簡單的移植工作。這個(gè)有點(diǎn)主要是由于本系統(tǒng)采用的是硬件描述語言進(jìn)行的設(shè)計(jì)，這種設(shè)計(jì)方法可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)而存在；4）采用EDA技術(shù)進(jìn)行數(shù)字電路設(shè)計(jì)，可以采用并行設(shè)計(jì)原則，即：可以由多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行相關(guān)設(shè)計(jì)工作。

2 交通控制器的設(shè)計(jì)

筆者所設(shè)計(jì)的交通管理器十字路口甲、乙兩條道路的紅、黃、指揮車輛和行人安全通行，交通管理示意圖如下圖所示。圖中，是甲道紅、黃、綠燈；R2.Y2.G2是乙道紅、黃、綠燈。綠三色燈，Rl、Y1、Gl。

2.1系統(tǒng)設(shè)計(jì)方案

該交通管理器由控制器和受其控制的3個(gè)定時(shí)器以及6個(gè)交通管理燈組成。圖中3個(gè)定時(shí)器分別確定甲道和乙道通行時(shí)間t3，tl以及公共的停車(黃燈亮)時(shí)間t2。這3個(gè)定時(shí)器采用以秒信號為時(shí)鐘的計(jì)數(shù)器來實(shí)現(xiàn)，C1，C2和C3分別是這些定時(shí)器的工作使能信號，即當(dāng)C1.C2或C3為.時(shí)，相應(yīng)的定時(shí)器開始計(jì)數(shù)，W1.W2和W3為定時(shí)計(jì)數(shù)器的指示信一號，計(jì)數(shù)器在計(jì)數(shù)過程中，相應(yīng)的指示信號為0，計(jì)數(shù)結(jié)束時(shí)為1。

2.2交通控制模塊

1）So狀態(tài)表示：乙道綠燈亮，甲道紅燈亮的狀態(tài)，30s定時(shí)器開始計(jì)時(shí)，且通車時(shí)間不超過30s；2）Sl狀態(tài)表示：乙道通車時(shí)間己達(dá)到30s，此時(shí)，乙道黃燈亮，甲道紅燈亮的狀態(tài)，5s定時(shí)器開始計(jì)時(shí)；3）S2狀態(tài)表示：乙道黃燈時(shí)間己超過5s，此時(shí)，乙道紅燈亮，甲道綠燈亮的狀態(tài)，30s定時(shí)器開始計(jì)時(shí)；4）S3狀態(tài)表示：甲道通車時(shí)間己超過30s，此時(shí)，乙道紅燈亮，甲道綠燈亮的狀態(tài)，5s定時(shí)器開始計(jì)時(shí):以后當(dāng)甲道黃燈亮計(jì)時(shí)超過5秒時(shí)，接So狀態(tài)；5）甲、乙兩道紅、黃、綠三個(gè)燈分別用R1，Y1，G1和R2，Y2，G2表示。燈亮用“1”表示，燈不亮用“0”表示。則兩個(gè)方向信號燈的4種狀態(tài)。

2.3定時(shí)單元模塊

本設(shè)計(jì)中的定時(shí)單元模塊有3個(gè)，分別為count30s、count26s、Count5s。它們定時(shí)時(shí)間不同。在定時(shí)單元count30s、count26s、Count5s的設(shè)計(jì)中，為設(shè)計(jì)要求需進(jìn)行減計(jì)數(shù)，設(shè)計(jì)中使用的是加法計(jì)數(shù)。由于篇幅有限，主要VHDL源程序及分析情況，筆者在此不再贅述。

3 系統(tǒng)仿真

交通管理器的仿真波形如圖2所示。

從上圖中可以得到以下結(jié)果：rl高電平、g2高電平：甲道禁止?fàn)顟B(tài)、乙道通行狀態(tài)；30s后，rl高電平、y2高電平：甲道禁止?fàn)顟B(tài)、乙道停車狀態(tài)；5s后，91高電平、r2高電平：甲道通行狀態(tài)、乙道禁止?fàn)顟B(tài)；26秒中后，yl高電平、r2高電平：甲道停車狀態(tài)、乙道禁止?fàn)顟B(tài)；5s后，rl高電平、g2高電平：甲道禁止?fàn)顟B(tài)、乙道通行狀態(tài)；g2高電平：乙道通行狀態(tài)，至此，這個(gè)系統(tǒng)完成了一個(gè)工作循環(huán)，設(shè)計(jì)達(dá)到了要求。

4結(jié)論

本文中，根據(jù)具體的實(shí)例有力的證明了EDA技術(shù)的優(yōu)越性，希望我們教師能把EDA在數(shù)字電路中的應(yīng)用發(fā)揮到極致，為提高我校學(xué)生的競爭能力，適應(yīng)市場的需要而努力。

參考文獻(xiàn)

篇4

（西安郵電大學(xué)電子工程學(xué)院，陜西西安710121）

摘要：為了高效地利用Verilog HDL語言中always行為建模語句設(shè)計(jì)集成電路，采用比較和舉例論證的方法，總結(jié)出always語句中事件控制敏感信號對設(shè)計(jì)仿真的影響。always語句中敏感信號分為時(shí)鐘邊沿信號和電平信號，對于敏感信號為時(shí)鐘邊沿信號，仿真結(jié)果直觀簡單；但是對于敏感信號為電平信號，敏感信號必須是所有的輸入和判斷語句的信號，否則仿真結(jié)果不確定。

關(guān)鍵詞 ：Verilog HDL；always語句；敏感信號；時(shí)鐘邊沿信號；時(shí)鐘電平信號

中圖分類號：TN911.6?34；TP312 文獻(xiàn)標(biāo)識碼：A 文章編號：1004?373X（2015）15?0032?03

收稿日期：2015?02?26

基金項(xiàng)目：陜西省教育廳專項(xiàng)科研基金（2013JK0626）；西安郵電大學(xué)青年教師科研基金資助項(xiàng)目（101?1215；101?0473）

0 引言

硬件描述語言（Hardware Description Language，HDL）是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言。Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的，兩種HDL 均為IEEE 標(biāo)準(zhǔn)。但是Veriolg 語言的很多規(guī)定與C語言相似，代碼簡單，有大量支持仿真的語句與可綜合語句，對于初學(xué)者設(shè)計(jì)簡單的數(shù)字系統(tǒng)，更容易學(xué)習(xí)和掌握[1]。所以，Verilog HDL語言在大規(guī)模集成電路和現(xiàn)場可編程門陣列設(shè)計(jì)中得到了廣泛的應(yīng)用[2?4]。

在集成電路設(shè)計(jì)中，Verilog語言中的always語句經(jīng)常用來描述時(shí)序邏輯電路和組合電路。always語句是一種結(jié)構(gòu)化的過程語句，是行為級建模的基本語句，它的語句格式為：always@（敏感事件列表），敏感事件可以是時(shí)鐘邊沿信號也可以是電平信號，分別對應(yīng)時(shí)序邏輯電路和組合邏輯電路[5]。敏感事件列表中可以包含多個(gè)敏感事件，只要所列舉的任意一種情況發(fā)生，都將激活事件控制，各個(gè)敏感事件之間是“或”的關(guān)系；但不可以同時(shí)包括電平敏感事件和邊沿敏感事件，也不可以同時(shí)包括同一個(gè)信號的上升沿和下降沿，這兩個(gè)事件可以合并為一個(gè)電平敏感事件。而且，按照語法要求，在always塊中只能給寄存器變量賦值。

在實(shí)際應(yīng)用中，敏感信號為時(shí)鐘邊沿信號，仿真綜合結(jié)果一般正確。但是當(dāng)敏感信號為電平信號時(shí)，情況就會(huì)變得復(fù)雜，仿真綜合結(jié)果會(huì)變得不確定。文獻(xiàn)[6]對always敏感信號與仿真結(jié)果的這種不確定性問題也進(jìn)行了肯定，但是并沒有進(jìn)一步的分析。本文對always語句中的事件控制敏感信號出現(xiàn)的各種情況進(jìn)行對比探討，發(fā)掘always語句中敏感信號分別為時(shí)鐘邊沿信號和電平信號的差異，并通過仿真圖形去驗(yàn)證。

1 敏感信號為時(shí)鐘邊沿信號

Always語句中的敏感信號如果為時(shí)鐘邊沿敏感事件，一般用來表示時(shí)序邏輯電路，時(shí)序邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入信號，而且還取決于電路原來的狀態(tài)，或者說，還與之前的輸入有關(guān)。從電路行為上講，不管輸入如何變化，僅當(dāng)時(shí)鐘的沿（上升沿或下降沿）到達(dá)時(shí)，才有可能使輸出發(fā)生變化[7]。這里以經(jīng)常用到的D觸發(fā)器為例，其仿真圖如圖1所示。

上面所述的D 觸發(fā)器，賦值語句為q<=a|b，等式右端為wire型變量。再舉個(gè)多敏感信號的時(shí)序邏輯電路的例子，比如帶有清零端的16 分頻，其仿真圖如圖2所示。

只要在always塊的敏感信號表中定義有效的時(shí)鐘沿，敏感詞的作用立竿見影，然后使用過程賦值語句對信號賦值，就可以實(shí)現(xiàn)時(shí)序邏輯電路。

2 敏感信號為電平信號

always語句中的敏感信號如果為電平敏感事件，一般用來表示組合邏輯電路，組合邏輯電路的特點(diǎn)是輸出信號只是當(dāng)前時(shí)刻輸入信號的函數(shù)，與其他時(shí)刻的輸入狀態(tài)無關(guān)，無存儲(chǔ)電路。從電路行為上看，其特征就是輸出信號的變化僅僅與輸入信號的電平有關(guān)，不涉及對信號跳變沿的處理[8]。always電平敏感信號列表，必須將所有的輸入信號和條件判斷信號都列在信號列表中。有時(shí)不完整的信號列表會(huì)造成不同的仿真和綜合結(jié)果，因此需要保證敏感信號的完備性。在實(shí)際的PLD 器件開發(fā)中，EDA 工具都會(huì)默認(rèn)將所有的輸入信號和條件判斷語句作為觸發(fā)信號，增減敏感信號列表中的信號不會(huì)對最終的執(zhí)行結(jié)果產(chǎn)生影響，因此如果期望在設(shè)計(jì)中通過修改敏感信號來得到不同的邏輯，是不能實(shí)現(xiàn)的，這也是經(jīng)常犯錯(cuò)的地方，這是因?yàn)榉抡嫫髟诠ぷ鲿r(shí)不會(huì)自動(dòng)補(bǔ)充敏感信號表。如果缺少信號，則無法觸發(fā)和該信號相關(guān)的仿真進(jìn)程，也就得不到正確的仿真結(jié)果。這里以一個(gè)2?4譯碼器為例，其仿真圖如圖3所示。

如果想用一個(gè)敏感信號來控制邏輯變化，比如當(dāng)enable信號的電平發(fā)生變化時(shí)，再去譯碼，程序如下，仿真圖如圖4所示。

由圖4 可以看出，這并不是所需的結(jié)果，這就是前面所說的，系統(tǒng)自動(dòng)將所有的輸入作為了敏感信號。

因此，在應(yīng)用always塊語句表述組合邏輯電路時(shí)，一定要注意敏感信號的完整性，要求觸發(fā)為所有內(nèi)部用到的信號，可以用always@（*），此時(shí)，綜合工具和仿真工具會(huì)自動(dòng)將所有的敏感信號自動(dòng)加入敏感信號列表。

前面已經(jīng)提到過always敏感信號不可以同時(shí)包括同一個(gè)信號的上升沿和下降沿，這兩個(gè)事件可以合并為一個(gè)電平敏感事件。在設(shè)計(jì)中，一些初學(xué)的設(shè)計(jì)者經(jīng)常在時(shí)鐘的上升沿和下降沿都進(jìn)行計(jì)數(shù)器加1，以為這樣能實(shí)現(xiàn)倍頻，仿真結(jié)果如圖5所示。

從圖5中可以發(fā)現(xiàn)并沒有出現(xiàn)想要的結(jié)果，而是呈現(xiàn)出了高阻態(tài)。將直接加1運(yùn)算改為直接的賦值語句，程序如下，仿真結(jié)果如圖6所示。

從圖6中可以看出，cnt8這個(gè)變量存儲(chǔ)的是最后一次賦值，這時(shí)當(dāng)always敏感信號為電平信號，系統(tǒng)默認(rèn)為組合邏輯電路，雖然將信號定義為reg 型，但只是為了滿足always 模塊中的信號必須定義為reg 型的語法要求，最終的實(shí)現(xiàn)結(jié)果中并沒有寄存器，在圖5中出現(xiàn)高阻態(tài)，因?yàn)閏nt8=cnt8+1是計(jì)數(shù)器，是時(shí)序邏輯電路。

3 結(jié)論

本文對Verilog語言中always塊語句中的敏感信號進(jìn)行了對比探討，得到如下結(jié)論：

（1）如果敏感信號是時(shí)鐘邊沿觸發(fā)信號，表示的是時(shí)序邏輯電路，而且在描述時(shí)序電路的always 塊中的reg型信號都會(huì)被綜合成寄存器，而且時(shí)序邏輯的敏感信號列表只需要加入所用的時(shí)鐘觸發(fā)沿即可。

（2）如果敏感信號是電平觸發(fā)信號，表示的是組合邏輯電路，這里一定要注意敏感信號的完整性，即所有的輸入和判斷語句的信號都要加為敏感信號，否則，得不到想要的設(shè)計(jì)結(jié)果。

（3）在組合邏輯電路描述中，將信號定義為reg型，只是為了滿足always模塊中的信號必須定義為reg 型的語法要求，最終實(shí)現(xiàn)結(jié)果中并沒有寄存器。

參考文獻(xiàn)

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